인텔은 2023국제전자소자학회(IEDM)에서 무어의 법칙은 계속된다고 밝혔다. 이같은 자신감은 새로운 트랜지스터 기술에 바탕을 두고 있다. 연구진은 후면 전력 공급 기술과 후면 직접 접촉 기술을 적용한 3D 적층형 상보형 금속 산화물 반도체(CMOS) 기술을 공개했다. 또한, 후면 전력 공급 접촉 기술과 실리콘 트랜지스터와 질화갈륨(GaN) 트랜지스터를 패키징이 아닌 동일한 300mm 웨이퍼 상에 3D 모놀리식 방식으로 통합할 수 있음도 증명했다.
인텔 컴포넌트 리서치 그룹 총괄 산제이 나타라잔(Sanjay Natarajan)수석 부사장은 자사의 기술 혁신이 반도체 산업 성장의 기폭제이자 무어의 법칙의 초석이라는 점을 강조했다. 인텔 컴포넌트 리서치 그룹은 트랜지스터 적층 기술 및 보다 많은 수의 트랜지스터에 전력을 확대 공급하고 성능을 개선하도록 향상된 후면 전력 공급 기술을 통해 엔지니어링 혁신을 지속 업그레이드하고 있으며, 서로 다른 소재로 제작된 트랜지스터를 한 개의 웨이퍼에 통합할 수 있는 역량에 대해 혁신이라는 단어로 일축했다.
인텔 컴포넌트 리서치 그룹이 선보인 기술은 트랜지스터 확장을 위한 파워비아(PowerVia) 후면 전력 공급 기술, 첨단 패키징을 위한 유리 기판 및 포베로스 다이렉트(Foveros Direct) 등을 중심으로 한 인텔 공정 기술 로드맵이다. 업계는 10년 안에 양산기 가능할 것으로 내다봤다. 또한 후면 전력 공급 기술에 새로운 2D 채널 소재를 접목시켜 오는 2030년까지 단일 패키지에 1조 개의 트랜지스터를 집적해 무어의 법칙을 건재할 것임을 천명했다.
3D 적층형 CMOS 트랜지스터는 업계 최초로 게이트 피치를 60nm까지 감소시킨 상보형전계효과트랜지스터(CFET)를 수직으로 쌓아 올려 공간 효율성을 크게 높이고 성능을 향상시켰다. 뿐만 아니라, 적층형 CFET는 후면 전력 공급 기술과 후면 직접 접촉 기술을 결합하는 방식을 통해 게이트올어라운드(GAA) 트랜지스터 리더십과 리본펫(RibbonFET) 이후에서의 경쟁우위도 자신했다.
핵심 R&D 영역도 공개했다. 오는 24년부터 양산하는 파워비아는 최초의 후면 전력 공급 솔루션이다. IEDM 2023에서 인텔 컴포넌트 리서치 그룹은 파워비아 이후로 후면 전력 공급을 확대하고 확장할 수 있는 방법과 이를 구현하는 데 필요한 진화된 핵심 공정 기술을 발표했다. 이와 더불어 트랜지스터를 공간 효율적인 방식으로 적층하기 위해서는 후면 접촉과 새로운 수직적 상호 연결 기술을 활용해야 한다는 점을 강조했다.
아울러 실리콘 트랜지스터와 질화갈륨(GaN) 트랜지스터를 통합한 300mm 웨이퍼를 시연했다. 실리콘과 GaN의 공정 통합으로 완성한 결과물로 이를 통해 구현한 DrGaN 기술은 미래 컴퓨팅의 높은 전력 밀도 및 효율성 요구사항에 맞춰 전력 공급 솔루션을 구현할 핵심임을 재차 강조했다.
미래 무어의 법칙 연장선인 2D 트랜지스터 연구에 대해서는 전이금속칼코겐화물(TMD) 2D 채널 소재를 활용 트랜지스터의 물리적 게이트 폭을 10nm 미만으로 줄일 수 있음을 내비쳤다. 이의 결과로 CMOS의 핵심 요소인 NMOS(N-채널 금속 산화물 반도체)와 PMOS(P-채널 금속 산화물 반도체)를 위한 고이동성 TMD 트랜지스터의 프로토타입을 공개하고, 세계 최초의 GAA 2D TMD PMOS 트랜지스터와 세계 최초의 300mm 웨이퍼 상에 제작된 2D PMOS 트랜지스터도 공개한다.
By 김현동 에디터 Hyundong.Kim@weeklypost.kr
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