[2021년 12월 16일] - IBM과 삼성전자는 수직(vertical) 트랜지스터 아키텍처를 활용한 신규 반도체 디자인(VTFET)을 발표했다. 양사는 새로운 설계를 바탕으로 기존 스케일링된 핀펫(finFET) 아키텍처 대비 전력 사용량을 최대 85%까지 절감할 것으로 내다봤다. 뉴욕 올버니 나노테크 연구단지에서 진행한 공동 연구 결과로, 공공 및 민간 부문 파트너와 긴밀히 협력하고 있다.
새로운 VTFET 아키텍처 등장에 따라 산업에 마주한 변화는 다음과 같다.
△ 나노 공정의 한계를 뛰어넘어 반도체 성능 확장을 지속
△ 며칠이 아닌 일주일간 충전 없이도 사용할 수 있는 핸드폰 배터리
△ 암호화폐 채굴 및 데이터 암호화 등 높은 전력을 필요로 하는 작업의 전력 사용량 및 탄소 배출량 절감
△ 전력 소비량이 낮은 사물인터넷(IoT) 및 에지 기기를 지속적으로 확대해 해양부표, 자율주행차, 우주선 등 보다 다양한 환경에서 이러한 기기를 운용할 수 있도록 지원
한편, 반도체 회로 내 집적되는 트랜지스터의 수가 2년마다 두 배씩 증가한다는 무어의 법칙은 현재 빠른 속도로 한계에 직면하고 있다. 간단히 말해서, 점점 더 많은 트랜지스터가 한정된 면적에 포함되어야 함에 따라, 물리적인 면적 자체가 부족해지고 있다.
기존의 트랜지스터는 반도체 표면에 수평으로 배치해 전류가 측면 또는 좌우로 흐를 수 있게 설계됐다. IBM과 삼성전자는 새로운 VTFET (Vertical Transport Field Effect Transistors) 기술을 통해 칩 표면에 수직으로 트랜지스터를 쌓아 수직 또는 상하로 전류를 흐르게 하는데 성공했다.
VTFET 공정은 칩 설계자들이 한정된 면적에 더 많은 트랜지스터를 집적할 수 있게 하며, 무어의 법칙이 가진 한계를 극복하고 성능을 높이는데 많은 장벽들을 해결한다. 아울러, 트랜지스터의 접점을 개선해 전류 낭비를 줄이는 동시에 더 많은 전류가 흐를 수 있게 지원한다. 전반적으로 새로운 공정 기술은 기존 핀펫(finFET) 공정 칩 대비 2배 높은 성능 또는 전력 사용량을 85% 절감할 수 있다.
IBM은 손톱만한 크기의 공간에 500억개의 트랜지스터를 집적할 수 있는 2나노미터(nm) 노드 기반 혁신 기술을 선보인 바 있다. VTFET 기술은 완전히 새로운 차원에 초점을 맞추고 있으며 무어의 법칙을 지속할 수 있는 방법을 제시한다.
주목할 부분은 올바니 나노테크 연구단지에서 개발된 혁신적인 기술 중 많은 부분이 상업화로 이어진 것. IBM이 삼성에 위탁 생산할 5나노 IBM 칩IBM의 자체 서버 플랫폼에서 활용될 예정이다. 지난 2018년 삼성이 IBM의 7nm 칩을 제조할 것이라고 발표한 이후, 해당 칩은 파워10 서버 제품군에 탑재됐다. 아울러, IBM 텔럼 프로세서(IBM Telum Processor) 또한 IBM의 설계를 기반으로 삼성이 제조했다.
IBM이 그동안 이루어 온 반도체 혁신에는 7나노 및 5나노 공정 기술, 하이케이 메탈 게이트(HKMG) 기술, 채널 SiGe 트랜지스터, 단일 셀(Cell) DRAM, 데나드 스케일링 법칙(Dennard Scaling Law), 화학적으로 증폭된 감광액, 구리 상호 연결 배선, 실리콘-온-절연체 기술, 멀티 코어 마이크로프로세서, 임베디드 DRAM, 및 3D 칩 스태킹 기술 등이 포함된다.
By 김신강 에디터 Shinkang.kim@weeklypost.kr
김현동 에디터 Hyundong.Kim@weeklypost.kr
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