인텔은 2030년까지 단일 패키지에 1조개의 트랜지스터를 탑재하는 등 집적도 10배 달성에 기여할 3D 패키징 기술, 리본펫(RibbonFET)을 뛰어넘는 2D 트랜지스터를 위한 원자 3개 두께의 초박형 신규 물질, 더 높은 성능의 컴퓨팅을 위한 에너지 효율성 및 메모리 부문 성과, 양자 컴퓨팅 개선 사례 등을 발표했다.
게리 패튼(Gary Patton) 인텔 부품 연구 및 설계 지원 부문 총괄 부사장은 “트랜지스터가 발명된 지 75년이 지난 지금, 기하급수적으로 증가하는 컴퓨팅에 대한 세계의 수요를 지속적으로 해결하는 것은 바로 무어의 법칙을 주도하는 혁신” 이라며 “인텔은 IEDM 2022에서 현재와 미래의 장벽을 돌파하고 끝없는 수요를 충족하며, 무어의 법칙을 지속적으로 유지하는데 필요한 전향적이고 구체적인 연구 결과다”고 말했다.
전 세계적으로 급증하는 데이터 소비와 인공지능 기술 분야 발전으로 인해 사상 최대의 컴퓨팅 수요가 발생함에 따라, 무어의 법칙은 이러한 수요를 해결하는데 있어 필수적인 요소다.
인텔은 지난 20년 동안 개인용 컴퓨터, 그래픽 프로세서 및 데이터 센터에서 스트레인드 실리콘, 하이케이 메탈게이트, 핀펫(FinFET) 등 지속적으로 전력, 성능, 비용 부문 개선을 위한 혁신을 주도해왔다.
현재는 게이트올어라운드(GAA) 트랜지스터를 적용한 리본펫(RibbonFET), 후면 전력 제공 기술인 파워비아(PowerVia)와 EMIB 및 포베로스 다이렉트(Foveros Direct) 등 패키징 기술이 개발중이다.
인텔은 무어의 법칙을 이어가기 위해
▲칩렛을 매끄럽게 통합하기 위한 새로운 3D 하이브리드 본딩 패키징 기술 - 하이브리드 본딩을 3um 피치까지 지속적으로 줄여 모놀리식 시스템-온-칩과 유사한 상호연결 집적도와 대역폭 구현
▲단일 칩에 더 많은 트랜지스터를 집적하기 위한 초박형 2D 물질 - 낮은 누설전류로 상온에서 이중 게이트 구조의 트랜지스터를 이상적으로 스위칭 하는 동시에 원자 3개 두께인 2D 채널 물질을 이용해 나노시트 구조를 적층한 GAA 시연
▲더 높은 컴퓨팅 성능을 위한 에너지 효율성 및 메모리 - 칩 영역을 보다 효과적으로 사용하기 위해 트랜지스터 위에 수직으로 배치할 수 있는 메모리 개발, 기존 강유전체 트렌치 캐패시터의 성능과 일치하면서도 로직 다이에 강유전체 램(FeRAM)을 구축하는데 사용할 수 있는 적층 강유전체 캐패시터를 시연, 전력 효율성 향상을 위해 300mm GaN-온-실리콘 웨이퍼를 통해 업계 표준 GaN 대비 20배 높은 성능 시연
등 세 가지 영역에 주력하고 있다.
이를 위해 패키징과 실리콘의 경계를 모호하게 하는 새로운 물질과 공정을 탐색해왔다. 또한, 무어의 법칙을 지속하기 위해 하나의 칩에 1조 개의 트랜지스터를 집적하며 10배 높은 상호연결 집적도로 준-모놀리식(quasi-monolithic) 칩을 선도할 고급 패키징 기술의 미래를 제시했다. 더불어, 원자 3개 두께의 초박형 신규 물질을 사용하는 실용적인 설계를 바탕으로 리본펫 이후 무어의 법칙을 지속할 방법을 제시했다.
By 김현동 에디터 Hyundong.Kim@weeklypost.kr
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